DFT_DFT设计概述

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　　本内容介绍了DFT可测试性设计的相关知识，并列举了3中常见的可测性技术供大家学习 DFT概念 在集成电路(Integrated Circuit，简称IC)进入超大规模集成电路时代，可测试性设计(Design for Test,简称DFT)是电路和芯片设计的重要环节，它通过在芯插件电感器片原始设计中插入各种用功率电感器于提高芯片可测试性(包括可控制性和可观测性)的硬件逻辑，从而使芯片变得容易测试，大幅度节省芯片测试的成本。

　　三种常见的可测性技术

　　扫描路径设计(Scan共模电感 Design)

　　扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触发器(Flip-Flop，简称FF)的时序电路网络的反馈。

　　内建自测试

　　内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路，测试时只需线圈电感器要从外部施加必要的控制信号，通过运行内建的自测试硬件和软件，检查被测电路的缺陷或故障。和扫描设计不同的是，内建自测试的测试向量一般是内部生成的，而不是外部输入的。内建自测试可以简化测试步骤，而且无需昂贵的测试仪器和设备(如ATE设备)，但它增加了芯片设计的复杂性。

　　边界扫描测试

　　为了对电路板级的逻辑和连接进行测试，工业界和学术界提出了一种边界扫描的设计，边界扫描主要是指对芯片管脚与核心逻辑之间的连接进行扫描。数字信号处电感生产理DFT(Discretehttp://www.dgfpc.com/功率电感 Fourier Transform)　x(n)经过截断后[根据谱分辨率要求截断多长]，为有限长的序列，贴片功率电感DFT的结果是有限长的，正好是对该有限长序列连续谱[DTFT]的在0~2pi上的等间隔采样，适合于计算机处理;而DFT又有FFT快速傅里叶变换算法，因此在各领域中得以广泛应用。当然截断带来截断效应。