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FPGA可测性设计的“大数据”原理
时间：2016-08-11 12:35:43
当下，最火的学问莫过于“大数据”，大数据的核心思想就是通过科学统计，实现对于社会、企业、个人的看似无规律可循的行为进行更深入和直观的了解。FPGA的可测性也可以对FPGA内部“小数据”的统计查询，来实现对FPGA内部BUG的探查。 可测性设计对于FPGA设计来说，并不是什么高神莫测的学问。FPGA的可测性设计的目的在设计一开始，就考虑后续问题调试，问题定位等问题。要了解FPGA可测性设计，只不过要回答几个问题，那就是： （1） 设计完成如何进行测试？ （2） 设计出现问题，如何迅速定位？ （3） 如何在设计之初就能划分故障的层次，进行问题隔离？ 一般情况下，在设计的调试阶段，如果出现BUG，则需要通过嵌入式逻辑分析仪（chipscope/signaltap）对可能出现问题的信号进行抓取。这种方式，对于较大型的设计调试速度较慢（其编译时间较长，迭代速度较慢，但是也是一种很有效的手段和FPGA的必备技能）。那么对于大型工程的可测试性，有什么行之有效的手段？ （1）统计计数。 FPGA设计中的统计计数不是不是什么”大数据“，只不过是些“小数据”，例如，对于网络接口来说，收到多少包，发送多少包，收到多少字节，发送多少字节。 对于一个模块来说，收到多少次调用，或者发起多少次操作。对于读取FIFO的数据流操作，从FIFO中读取多少frame（帧），向后级FIFO写入多少帧。 这些计数，毫无疑问都是需要占用资源的，但是占用这些资源是有价值的。通过这些计数，设计可以通过总线接口供外部处理器读出。于是一张FPGA内部设计的“大数据”图形就显现出来了”。
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