何时使用软件仿真，何时使用硬件仿真

　　大约在 40 年前，Comprehensive Computing Systems and Services公司在市场上推出了首个名为 TEGAS 的商业数字软件仿真器，该设备主要用于测试生成和软件仿真系统。这一对门级电路进行仿真的系统由一个小型专家团队开发，而在此之前只有针对晶体管级电路进行仿真的模拟仿真软件。TEGAS 是其专用的描述语言。这种语言仅用于生成数字电路测试向量。最终，仍须通过原型板进行设计验证。

　　随着 20 世纪 80 年代早期计算机辅助工程 （CAE） 行业的兴起，数字软件仿真器或逻辑软件仿真也在电子工程界流行起来，成为设计验证的主要手段。到 20 世纪 90 年代末，数字软件仿真器逐渐发展演变为寄存器传输级 （RTL） 软件仿真器，这种软件仿真器支持两种流行的硬件描述语言 （HDLs）—— Verilog 和 VHDL。现有的 EDA（电子设计自动化，CAE 和 CAD 的产物）供应商用了十多年的时间在同一个工具中支持这两种语言。如今，Synopsys、Cadence 和 Mentor Graphics这三家大型 EDA 供应商，都提供各自的 HDL 软件仿真器，在市场上呈现三足鼎立的状态。

　　多年来一系列的改进使得 HDL 软件仿真器变得愈加完美。现在，它是一款不可限量的工具，是设计验证和假设分析中必不可少的工具，但其还是有自身的局限性，即设计规模不能超过 1 亿个 ASIC 等效门。这种限制较为随意，事实上，仍然可以对更大型的设计进行软件仿真，只是执行速度奇慢无比。

　　一个示例

　　若要使用在 10 Hz 下运行的现代软件仿真器来仿真在 100 MHz 下运行的 1 亿 ASIC 门设计上的一秒钟的真实数据，这绝非易事。在这种设计复杂度下，可能需要花费 1 千万秒的时间。即 2，778 小时，或者 115 天。一秒钟的 100 MHz 真实数据等于 1 亿个时钟周期，这个数字相当大，可能会超出处理典型测试平台的要求。在处理典型测试平台时，一毫秒或者更短时间就足够了，在大内存配置的最新 PC 上运行时，则会将执行时间缩短至一天或更短。这是个合理的目标。